特許

J-GLOBAL ID：200903090749243605

半導体記憶装置

発明者： 熊倉 眞輔 ,  小川 和樹 ,  赤荻 隆男 ,  千田 哲也
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-326848
公開番号（公開出願番号）：特開平6-176585
出願日： 1992年12月07日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】 フラッシュメモリ等の不揮発性半導体記憶装置に関し、読み出し時における非選択のメモリセルかかるストレスを最小にすることを目的とする。【構成】 複数のワード線と、複数のビット線8, 8' と、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ、工程或いは電気的に外部から閾値電圧を制御できるMISトランジスタで構成された複数のメモリセル6, 6';7, 7' と、選択されたワード線およびビット線の交点に位置するメモリセルに保持されたデータを検出して出力する差動型センスアンプ4とを具備する半導体記憶装置であって、前記ビット線をバイアスするロードトランジスタ1, 1' のゲートに対して該ビット線を読み出すのに必要最小限のパルス幅を有する制御パルス信号ATDXを供給し、該ロードトランジスタのスイッチングを当該制御パルス信号により制御し、読み出し時に選択されたビット線に接続されているドレインを共有する他の非選択のメモリセルのドレイン端にかかるストレス時間を短縮するように構成する。

請求項（抜粋）：

複数のワード線と、複数のビット線(8, 8')と、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ、工程或いは電気的に外部から閾値電圧を制御できるMISトランジスタで構成された複数のメモリセル(6, 6';7, 7')と、選択されたワード線およびビット線の交点に位置するメモリセルに保持されたデータを検出して出力する差動型センスアンプ(4)とを具備する半導体記憶装置であって、前記ビット線をバイアスするロードトランジスタ(1, 1')のゲートに対して該ビット線を読み出すのに必要最小限のパルス幅を有する制御パルス信号(ATDX,ATD)を供給し、該ロードトランジスタのスイッチングを当該制御パルス信号により制御し、読み出し時に選択されたビット線に接続されているドレインを共有する他の非選択のメモリセルのドレイン端にかかるストレス時間を短縮するようにしたことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 16/06 ,  G11C 29/00 303 ,  G11C 29/00