特許

J-GLOBAL ID：200903090772409596

並列演算処理装置

発明者： 五島 龍宏
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-222990
公開番号（公開出願番号）：特開平5-040627
出願日： 1991年09月03日
公開日（公表日）： 1993年02月19日
要約：

【要約】【目的】2つ以上の分岐命令を含む複数の命令を並列に実行することができ、しかも条件成立時の分岐処理が簡単に且つ高速に行えるようにすることである。【構成】複数の分岐命令を並列に実行する命令処理装置を構成する複数のパイプライン処理装置での各分岐判定結果を保持するためのレジスタ31と、キャンセル回路32と、優先度エンコーダ33と、命令フェッチ装置とが設けられる。キャンセル回路32は、レジスタ31の出力をもとに、分岐成立が判明した分岐命令のうち、最も優先度の高い分岐命令(対象分岐命令)より後の命令の実行をキャンセルするためのキャンセル信号を生成する。優先度エンコーダ33は、レジスタの出力をもとに対象分岐命令の処理で生成された分岐先アドレスを指定するための制御信号C0を生成する。命令フェッチ装置は、信号C0により指定されたアドレスに従い、次に実行すべき命令列の先読みを行う。

請求項（抜粋）：

複数の命令を並列に実行するために同数の処理ユニットを有する命令処理装置と、前記命令処理装置で少なくとも1つの分岐命令を含む複数の命令が並列に実行された場合に、最も早く分岐成立が判明した分岐命令のうち、プログラム上の並び順で決定される最も優先度の高い分岐命令で指定される分岐先の命令から始まる複数の命令を次に実行すべき命令列として先読みする先読み手段と、分岐成立が判明した分岐命令のうち、最も優先度の高い分岐命令より後の命令の実行をキャンセルするキャンセル手段とを具備することを特徴とする並列演算処理装置。