特許

J-GLOBAL ID：200903090775486826

半導体記憶装置

発明者： 中島 繁
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-207701
公開番号（公開出願番号）：特開2001-035146
出願日： 1999年07月22日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 複数の半導体チップを1つのパッケージに封入した半導体記憶装置において、1チップの記憶装置と同様の制御でメモリにデータの読み書きが可能で、且つ、消費電力の低減を図れる半導体記憶装置を提供することにある。【解決手段】 メモリアレイ(22,32)を備えた複数の半導体チップ(2,3)を内蔵する半導体記憶装置(1)において、各半導体チップ(2,3)に、アドレス信号の最上位ビットの信号(AX+1)を入力すると共にこの信号(AX+1)が所定の信号でない場合に半導体チップ(2,3)の少なくとも1部の回路(23,27)を非活性とするコントロール手段(21,26)を設け、アドレス信号の最上位ビットの信号(AX+1)に基づいて、複数の半導体チップ(2,3)の何れかを動作させ、且つ、他の半導体チップを非活性化して動作させないようにする。

請求項（抜粋）：

メモリアレイを備えた半導体チップを複数内蔵し、外部端子として、制御信号線に接続される制御端子、アドレス信号線に接続されるアドレス端子、データ信号線に接続されるI/O端子がそれぞれ設けられた半導体記憶装置であって、上記複数の半導体チップには、上記アドレス端子の所定ビットの端子に接続され該所定ビットの端子から各半導体チップに対応した所定の信号が入力されない場合に当該半導体チップの少なくとも1部の回路を非活性とするコントロール手段がそれぞれ設けられ、アドレス端子の上記所定ビットの信号に基づいて、上記複数の半導体チップの何れかを動作させ、他の半導体チップを非活性化して動作させないように構成されてなることを特徴とする半導体記憶装置。

IPC (7件)：

G11C 7/00 311 ,  G11C 7/00 ,  G06F 12/06 515 ,  G11C 8/00 312 ,  G11C 11/41 ,  G11C 11/401 ,  G11C 16/02

FI (9件)：

G11C 7/00 311 C ,  G11C 7/00 311 E ,  G06F 12/06 515 H ,  G11C 8/00 312 ,  G11C 11/34 A ,  G11C 11/34 301 E ,  G11C 11/34 345 ,  G11C 11/34 371 K ,  G11C 17/00 601 Z

Fターム (26件)：

5B015JJ00 ,  5B015JJ07 ,  5B015KB32 ,  5B015KB33 ,  5B015KB42 ,  5B015KB45 ,  5B015KB47 ,  5B015KB74 ,  5B015PP03 ,  5B024AA01 ,  5B024AA11 ,  5B024BA17 ,  5B024BA18 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5B024CA27 ,  5B025AD00 ,  5B025AD01 ,  5B025AD02 ,  5B025AE00 ,  5B025AE06 ,  5B060AB18 ,  5B060CA11 ,  5B060MM16 ,  5B060MM19