特許
J-GLOBAL ID：200903090781933583
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-125764
公開番号（公開出願番号）：特開平9-312565
出願日： 1996年05月21日
公開日（公表日）： 1997年12月02日
要約：
【要約】【課題】回路の大規模化や回路特性の劣化を抑制しつつ、帯域ωを変更可能なPLL回路を提供すること。【解決手段】与えられた基準信号と同一位相の出力信号を生成するPLL回路であって、前記基準信号と前記出力信号との位相差に対応する信号を出力する位相比較器と、前記位相差に応じた電流を出力するチャージポンプと、2以上の回路素子を接続して構成した1次応答遅れ部を含み、信号フィルタリングを行うフィルタと、該フィルタの出力電圧、および、前記2以上の回路素子のいずれかの接続点での電圧を加算する加算器と、加算された電圧値に応じた周波数を有するように、前記出力信号を生成する電圧制御発振器とを備えるPLL回路である。
請求項（抜粋）：
与えられた基準信号と同一位相の出力信号を生成するPLL回路であって、前記基準信号と前記出力信号との位相差に対応する信号を出力する位相比較器と、前記位相差に対応する信号に応じた電流を出力するチャージポンプと、2以上の回路素子を接続して構成した1次応答遅れ部を含み、信号フィルタリングを行うフィルタと、該フィルタの出力電圧、および、前記2以上の回路素子のいずれかの接続点での電圧を加算する加算器と、加算された電圧値に応じた周波数を有するように、前記出力信号を生成する電圧制御発振器と、を備えるPLL回路。
引用特許：
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