半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-262335
公開番号（公開出願番号）：特開2009-094225
出願日： 2007年10月05日
公開日（公表日）： 2009年04月30日
要約：

【課題】応力源となるSiGe混晶層のエピタキシャル成長の際に生じる、ポリシリコンゲート電極パターン上のSiGe混晶異常成長を抑制する半導体装置製造方法の提供。【解決手段】pチャネルMOSトランジスタの製造方法は、(A)シリコン単結晶基板表面に、ゲート絶縁膜22A,22Bを介してポリシリコンゲート電極23A,23Bを、上面に絶縁膜が形成された状態で形成する工程と、(B)ゲート電極の合対向する側壁面に、側壁絶縁膜を形成する工程と、(C)基板表面を、各側壁面外側においてエッチングし、溝部を形成する工程と、(D)溝部にそれぞれSiGe領域を、基板に対してエピタキシャルに成長させる工程と、を含み、さらに工程(B)の後で工程(D)の前に、ポリシリコンゲート電極に不純物元素をイオン注入法により導入し、ポリシリコンゲート電極の少なくとも上部をアモルファス状態に変化させる工程(E)を含む。【選択図】図5C

請求項（抜粋）：

(A)シリコン基板表面に、ゲート絶縁膜を介して結晶シリコンからなるゲート電極を形成する工程と、 (B)前記ゲート電極の側壁面に、第1側壁絶縁膜を、また前記ゲート電極の上面に上部絶縁膜を、形成する工程と、 (C)前記シリコン基板を、前記ゲート電極、前記側壁絶縁膜をマスクとしてエッチングし、溝部を形成する工程と、 (D)前記溝部にSiGe、SiGeC、又はSiCの少なくとも一つを有する混晶層を、前記シリコン基板に対してエピタキシャルに成長させる工程と、を含み、前記工程(A)の後、前記工程(D)の前に、前記ゲート電極の上部をアモルファス状態に変化させる工程(E)を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 , H01L 21/823 , H01L 27/092

FI (2件)：

H01L29/78 301S , H01L27/08 321E

Fターム (57件)：

5F048AA08 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB12 , 5F048BC01 , 5F048BC06 , 5F048BC15 , 5F048BC18 , 5F048BD01 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F140AA01 , 5F140AA39 , 5F140AB03 , 5F140AC01 , 5F140AC28 , 5F140BA01 , 5F140BF04 , 5F140BF11 , 5F140BF14 , 5F140BF18 , 5F140BF21 , 5F140BF28 , 5F140BF34 , 5F140BF38 , 5F140BG09 , 5F140BG11 , 5F140BG12 , 5F140BG14 , 5F140BG34 , 5F140BG43 , 5F140BG45 , 5F140BG52 , 5F140BG53 , 5F140BG54 , 5F140BH06 , 5F140BH14 , 5F140BH27 , 5F140BH35 , 5F140BJ01 , 5F140BJ08 , 5F140BK02 , 5F140BK09 , 5F140BK10 , 5F140BK13 , 5F140BK14 , 5F140BK18 , 5F140BK30 , 5F140BK34 , 5F140BK39 , 5F140CB04 , 5F140CF04 , 5F140CF07

引用特許：

出願人引用 (5件)

米国特許登録第6,621,131号
米国特許登録第6,885,084号
米国特許登録第6,861,318号

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