半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-162316
公開番号（公開出願番号）：特開平11-007792
出願日： 1997年06月19日
公開日（公表日）： 1999年01月12日
要約：

【要約】【課題】スペアメモリセルを使用しない場合にアクセス速度の高速化を図ることができる半導体記憶装置を提供する。【解決手段】 SDRAMにおいて、スペア列選択線SCSLを使用しない場合は相補列アドレス信号/CAD0〜/CAD7が確定する時刻t1に列選択線CSLへのアクセスを開始し、スペア列選択線SCSLを使用する場合は冗長列デコーダ活性化信号/SCEのレベルが確定する時刻t2まで列選択線CSLへのアクセスを停止する。列選択線CSLへのアクセスを常に時刻t2まで停止していた従来に比べ、アクセス速度の高速化が図られる。

請求項（抜粋）：

電気的にデータの書換が可能な半導体記憶装置であって、それぞれがデータを記憶する複数のメモリセル、各メモリセルに対応して設けられ、対応のメモリセルを選択するための選択線、前記複数のメモリセルのうちの不良なメモリセルと置換するためのスペアメモリセル、前記スペアメモリセルを選択するためのスペア選択線、前記スペア選択線を指定するアドレス信号が入力されたことに応じて、その入力から第1の時間経過後に選択レベルの信号を出力する第1のデコーダ、前記選択線を指定するアドレス信号が入力されたことに応じて、その入力から前記第1の時間よりも短い第2の時間経過後に前記選択レベルの信号を出力し、前記第1のデコーダから前記選択レベルの信号が出力されたことに応じて非選択レベルの信号を出力する第2のデコーダ、前記不良なメモリセルがあるため前記スペアメモリセルが使用される場合は前記アドレス信号の入力から前記第1の時間経過後に活性化信号を出力し、前記不良なメモリセルがないため前記スペアメモリセルが使用されない場合は前記アドレス信号の入力から前記第2の時間経過後に前記活性化信号を出力する信号発生手段、前記第1のデコーダと前記スペア選択線との間に設けられ、前記信号発生手段から前記活性化信号が出力されたことに応じて、前記第1のデコーダの出力信号を前記スペア選択線に伝達させる第1のゲート手段、および前記第2のデコーダと前記選択線との間に設けられ、前記信号発生手段から前記活性化信号が出力されたことに応じて、前記第2のデコーダの出力信号を前記選択線に伝達させる第2のゲート手段を備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 603 , G11C 11/407 , G11C 11/401

FI (3件)：

G11C 29/00 603 G , G11C 11/34 362 S , G11C 11/34 371 D

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