特許

J-GLOBAL ID：200903090844281999

半導体装置の製造方法

発明者： 丸崎 恒司
出願人/特許権者： シャープ株式会社
代理人 (3件)： 西教 圭一郎 ,  杉山 毅至 ,  廣瀬 峰太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-092004
公開番号（公開出願番号）：特開2006-278469
出願日： 2005年03月28日
公開日（公表日）： 2006年10月12日
要約：

【課題】 半導体装置の製造方法の薄型化・貫通電極形成工程において、主面から内部に向けて非貫通電極が形成された半導体基板の主面に対向する裏面の研磨により、非貫通電極を構成する導電材料が裏面に露出するのを精度良く検知し、導電材料の露出不良、研磨し過ぎなどを防止する。【解決手段】 主面5からその内部に向けて非貫通電極7が形成される半導体基板2と、異方性導電フィルム3と、導電性支持体4とを貼り合わせた研磨構造体1を作製し、研磨面6の研磨により非貫通電極7を構成する導電材料が研磨面6表面に露出すると電流が流れるように電圧を印加し、半導体基板2の厚み方向における電気抵抗値の変化により導電材料の露出を検知する。【選択図】 図2

請求項（抜粋）：

回路パターンが形成される主面と、主面に対向する裏面と、主面から厚さ方向に形成されて導電材料からなる未貫通電極とを含む半導体基板を、その主面がフィルムを介して剛性支持体と積層されるように貼り合わせ、得られる構造体の剛性支持体側を回転体に載置して保持し、該半導体基板の裏面を研磨して該半導体基板を薄型化するとともに、未貫通電極を構成する導電材料を裏面に露出させる薄型化・貫通電極形成工程を含む半導体装置の製造方法であって、 導電材料の裏面への露出を検知し、その検知結果に応じて半導体基板の研磨量を制御することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/304 ,  B24B 49/10 ,  H01L 23/52 ,  H01L 21/320

FI (4件)：

H01L21/304 622S ,  H01L21/304 622G ,  B24B49/10 ,  H01L21/88 J

Fターム (14件)：

3C034AA07 ,  3C034BB75 ,  3C034BB92 ,  3C034CA02 ,  3C034CA13 ,  3C034CB03 ,  3C034DD01 ,  5F033HH13 ,  5F033JJ14 ,  5F033MM30 ,  5F033PP19 ,  5F033PP27 ,  5F033QQ46 ,  5F033VV07

引用特許：

出願人引用 (1件)

• 半導体ウェハの研磨方法および研磨装置
  公報種別：公開公報   出願番号：特願平4-214323   出願人：富士通株式会社