特許
J-GLOBAL ID：200903090847785955
コンパレータ回路
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-248098
公開番号（公開出願番号）：特開平7-104014
出願日： 1993年10月04日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 本発明は、集積化に際して、チップ面積及び端子数を抑制できるコンパレータ回路を提供することを目的とする。【構成】 本発明によれば、コンパレータ(17)の駆動電源を、少なくともPチャネル型MOSトランジスタ(22)のソースドレイン間電圧及びPチャネル型MOSトランジスタ(24)のソースゲート間電圧だけ昇圧させ、コンパレータ(17)の不感帯領域を補償する様にした。従って、コンパレータ回路を集積化する時、1個のコンパレータを内蔵するだけで済み、チップ面積及び端子数を抑制できる。
請求項（抜粋）：
入力電圧及び基準電圧を比較する一対の差動トランジスタと、前記一対の差動トランジスタに定電流を供給する定電流トランジスタと、前記一対の差動トランジスタの出力電圧に応じて動作する出力端を解放した出力トランジスタと、を含むコンパレータと、前記出力トランジスタがオフしている時に前記出力端を第1電源にプルアップするプルアップ抵抗と、前記コンパレータを駆動する第2電源を、少なくとも前記差動トランジスタの入出力電圧及び前記定電流トランジスタの出力電圧だけ昇圧する昇圧回路と、を備え、前記入力電圧の大きさに応じて前記第1電源又は接地を出力することを特徴とするコンパレータ回路。
IPC (2件)：
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