特許
J-GLOBAL ID：200903090847823440
メモリ制御装置,メモリ制御方法および情報処理装置
発明者：
出願人/特許権者：
代理人 (2件)：
真田 有
, 山本 雅久
公報種別：公開公報
出願番号（国際出願番号）：特願2008-082718
公開番号（公開出願番号）：特開2009-237872
出願日： 2008年03月27日
公開日（公表日）： 2009年10月15日
要約：
【課題】プロセッサからのフェッチ要求に対応するフェッチ応答データを主記憶装置から取り出してプロセッサに送出する場合において、フェッチ応答データが到着してからプロセッサに向けて送出されるまでのレイテンシを短縮することを目的とする。【解決手段】主記憶装置14aから取り出したフェッチ応答データを格納部19をバイパスして受信し、当該受信したフェッチ応答データをセット可能な第1のポート18と、フェッチ応答データを第1のポート18にセットできない場合に、主記憶装置14aから取り出したフェッチ応答データを格納部19を経由してセットする第2のポート20と、第1のポート18または第2のポート20にセットされたフェッチ応答データに対して、予め規定された優先度に従ってプロセッサ13に送出するプライオリティ制御を行なう送出制御部22とをそなえている。【選択図】図2
請求項（抜粋）：
プロセッサのフェッチ要求に対応するフェッチ応答データを主記憶装置から取り出して該プロセッサに送出するメモリ制御装置であって、
該主記憶装置から取り出した該フェッチ応答データを格納可能な格納部と、
該主記憶装置から取り出した該フェッチ応答データを該格納部をバイパスして受信し、当該受信したフェッチ応答データをセット可能な第1のポートと、
該フェッチ応答データを該第1のポートにセットできない場合に、該主記憶装置から取り出した該フェッチ応答データを該格納部を経由してセットする第2のポートと、
該第1のポートまたは該第2のポートにセットされた該フェッチ応答データに対して、予め規定された優先度に従って該プロセッサに送出するプライオリティ制御を行なう送出制御部とをそなえることを特徴とする、メモリ制御装置。
IPC (1件)：
FI (1件)：
Fターム (2件)：
引用特許：
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