特許

J-GLOBAL ID：200903090873432254

半導体基板の製造方法

発明者： 岸本 大輔 ,  岩本 進
出願人/特許権者： 富士電機ホールディングス株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2002-221778
公開番号（公開出願番号）：特開2004-063894
出願日： 2002年07月30日
公開日（公表日）： 2004年02月26日
要約：

【課題】半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させて並列pn接合構造を形成する際に、MOSFET等の形成時に利用されるマスク合わせ用のターゲットトレンチを形成すること。【解決手段】n型半導体基板11に、ターゲットトレンチとなる第1のトレンチ14を形成し、第1のトレンチ14の内側と半導体基板11の表面をマスクで被覆し、そのマスクの第2のトレンチの形成領域部分を除去し、半導体基板11の、マスクにより被覆されていない領域に第2のトレンチ17を形成し、その際、第1のトレンチの深さが第2のトレンチの深さの1/5よりも大きくなるようにし、第2のトレンチ17内にp型半導体をエピタキシャル成長させ、並列pn接合構造のp型半導体領域18を形成し、マスク除去後に表面を第2のトレンチ17の深さの1/5以下に相当する厚さ分だけ研磨する。【選択図】 図9

請求項（抜粋）：

n型半導体領域とp型半導体領域とが交互に繰り返し接合された構成の並列pn接合構造を有する半導体基板を製造するにあたって、 第1導電型の半導体基板に第1のトレンチを形成する工程と、 前記第1のトレンチの内側全面と、前記半導体基板の表面の一部をマスクで被覆する工程と、 前記半導体基板の、前記マスクにより被覆されていない領域に、前記第1のトレンチよりも深い第2のトレンチを形成する工程と、 前記第2のトレンチ内に第2導電型の半導体をエピタキシャル成長させる工程と、 を含むことを特徴とする半導体基板の製造方法。

IPC (3件)：

H01L29/78 ,  H01L21/336 ,  H01L29/16

FI (4件)：

H01L29/78 652H ,  H01L29/16 ,  H01L29/78 658E ,  H01L29/78 658G