特許

J-GLOBAL ID：200903090876545750

半導体集積回路とその製造方法

発明者： 青山 将茂 ,  森川 成洋
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-310935
公開番号（公開出願番号）：特開平10-154792
出願日： 1996年11月21日
公開日（公表日）： 1998年06月09日
要約：

【要約】【課題】 比抵抗の小さいゲート電極とアルミ電極とで容量素子を形成することにより高特性の容量素子を簡単な工程で組み込むこと。【解決手段】 ポリシリコン層/シリサイド膜からなるゲート電極16を形成し、同時に容量素子1の下部電極21を形成する。シリサイド膜の上をTEOS膜32、シリコン窒化膜33で被覆し、TEOS膜32とシリコン窒化膜33を誘電体とする。絶縁膜を開口し、アルミ電極材料により容量素子11の上部電極22を形成する。

請求項（抜粋）：

LOCOS酸化膜で囲まれた素子領域の表面に形成した浮遊ゲート電極と、前記浮遊ゲート電極の上に形成した比較的厚い絶縁膜と、前記素子領域の表面と前記比較的厚い絶縁膜の上に跨るように形成したコントロールゲート電極と、前記コントロールゲート電極と同時的に前記LOCOS酸化膜上に形成した、容量素子の下部電極と、前記コントロールゲート電極と前記下部電極の上を被覆する第1の絶縁膜及び第1の絶縁膜の上を被覆する誘電体薄膜と、前記誘電体薄膜の上を被覆する第2の絶縁膜と、前記下部電極の上部で前記誘電体薄膜の表面を露出する、前記第2の絶縁膜の開口部と、前記開口部で前記下部電極と対向する上部電極と、を具備することを特徴とする半導体集積回路。

IPC (6件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/04 C ,  H01L 27/10 434 ,  H01L 29/78 371