特許
J-GLOBAL ID：200903090898218613
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345492
公開番号（公開出願番号）：特開平5-175347
出願日： 1991年12月26日
公開日（公表日）： 1993年07月13日
要約：
【要約】 (修正有)【構成】 孔107を有するSiO2 膜106が形成された状態で、全面に、孔107外へ食出す状態まで導電材層108を堆積させ、この導電材層108の孔107内の部分にSiO2 膜106よりも厚い膜厚を確保するよう全面エッチバックをかける。その後、導電材層108全面に配線材層を堆積させ、この配線材層上にパターニングを施して導電材層108と配線材層の不要部分とを共に除去し、導電材層109と配線材層110とからなる配線を形成する。【効果】 孔107の導電材充填後はその周辺部が孔107外の導電材により覆われて露出せず、その後工程において孔107やその下層をなす素子部や配線部が薬液で侵される恐れなく洗浄やウェットエッチング等の処理を行える。
請求項（抜粋）：
半導体基板上に形成された絶縁保護膜と、この絶縁保護膜の所定位置に形成された開口部と、この開口部に埋め込まれ且つ前記絶縁保護膜上にわたって形成された導電材層と、この導電材層上に形成された配線材層とを具備したことを特徴とする半導体装置。
IPC (4件)：
H01L 21/90
, H01L 21/3205
, H01L 29/44
, H01L 29/46
