特許
J-GLOBAL ID：200903090905798736
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-259961
公開番号（公開出願番号）：特開平5-013722
出願日： 1991年10月08日
公開日（公表日）： 1993年01月22日
要約：
【要約】【構成】メモリセルアレイの一部に選択手段およびデータ授受手段の少なくともいずれか一方の構成部分が隣接配置される半導体記憶装置において、前記隣接配置部分における前記メモリセルアレイのうち第1および第2のメモリセルアレイの各各を構成するトランジスタの電極領域および配線領域を下層導体層に形成し、前記電極領域および配線領域と電気的導通のないダミー配線領域をこれら第1および第2のメモリアレイのセル間にある前記下層導体層に形成し、前記選択手段および前記データ授受手段の少なくともいずれか一方を前記第1および第2のメモリセルアレイの間にある上層配線層に形成し前記ダミー配線と選択手段との間を電気的に接続している。【効果】これにより、メモリセルアレイ領域内のトランジスタのゲート長のばらつきを抑えることにより、トランジスタ能力低下を防止でき、半導体記憶装置のデータ出力時間の遅れを起因とする、半導体記憶装置の性能低下、誤動作を防止することが可能となった。
請求項（抜粋）：
半導体基板上に絶縁物の層を介して重ねて形成した上層導体層および下層配線層に各各が電極領域および配線領域をもつ複数のトランジスタを含み列および行の両方向にアレイ状に配置された複数のメモリセルから成るメモリセルアレイと、前記メモリセルと前記列および行方向のアレイ単位で前記導体層を通じて電気的に選択する選択手段と、前記選択されたメモリセルへのデータ授受を制御するデータ授受手段とを含むランダムアクセスメモリであって、前記メモリセルアレイの一部に前記選択手段および前記データ授受手段の少なくともいずれか一方の構成部分が隣接配置される半導体記憶装置において、前記隣接配置部分における前記メモリセルアレイのうち第1および第2のメモリセルアレイの各各を構成するトランジスタの前記電極領域および配線領域を前記下層導体層に形成し、前記電極領域および配線領域と電気的導通のないダミー配線領域をこれら第1および第2のメモリアレイのセル間にある前記下層導体層に形成し、前記選択手段および前記データ授受手段の少なくともいずれか一方を前記第1および第2のメモリセルアレイの間にある前記上層配線層に形成し前記ダミー配線と選択手段との間を電気的に接続したことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/11
, H01L 21/82
, H01L 21/90
, H01L 27/04
H01L 27/10 381
, H01L 21/82 W
