特許

J-GLOBAL ID：200903090906387802

コンピュータシステム

発明者： 中村 伸隆 ,  瀬沼 功一
出願人/特許権者： 株式会社東芝 ,  東芝コンピュータエンジニアリング株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-044502
公開番号（公開出願番号）：特開平8-241240
出願日： 1995年03月03日
公開日（公表日）： 1996年09月17日
要約：

【要約】【目的】電源電圧値が互いに異なるCPUとシステムメモリの共存と、メモリリードサイクルの高速化を実現する。【構成】5V動作のシステムメモリ13を3.3V動作のCPU11によってアクセスするために、CPU11のデータバスとシステムメモリ13とが分離され、そこにデータ信号の電圧レベルを双方向で変換するレベルシフト用ゲートアレイ12が挿入されている。また、レベルシフト用ゲートアレイ12にはラッチ回路が設けられており、これによりシステムメモリ13のリードサイクルとCPU11のバスサイクルとを非同期で実行できるようになる。よって、バーストリード時においては、CPU11のバスサイクルに挿入されるウエイト数を低減することが可能となる。

請求項（抜粋）：

第1の電源電圧値で動作するCPUと、前記第1の電源電圧値と値が異なる第2の電源電圧値で動作するシステムメモリと、前記CPUのデータバスと前記システムメモリとの間に接続され、その間を転送するデータ信号の電圧レベルを互いに変換するレベルシフタであって、前記システムメモリからのリードデータをラッチし、そのラッチ出力を前記CPUのデータバスに出力するラッチ回路を含むレベルシフタとを具備し、前記レベルシフタに設けられたデータラッチ機能を利用して、前記システムメモリのリードサイクルと前記CPUのバスサイクルとを非同期で実行できるようにしたことを特徴とするコンピュータシステム。

IPC (3件)：

G06F 12/00 564 ,  G06F 3/00 ,  G11C 11/401

FI (3件)：

G06F 12/00 564 A ,  G06F 3/00 L ,  G11C 11/34 362 C