特許
J-GLOBAL ID：200903090910577861
MOS型半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平6-036093
公開番号（公開出願番号）：特開平7-245391
出願日： 1994年03月07日
公開日（公表日）： 1995年09月19日
要約：
【要約】【目的】 この発明の目的は、LDD構造のMOSトランジスタにおいて、低濃度領域(P-またはN-)の領域長及びチャネルと低濃度領域(P-またはN-)の境界位置をより広範囲に設定することができる製造方法を提供することである。【構成】 この発明は、半導体基板10上にゲート絶縁膜11を介してゲート電極12を設けた後、ゲート電極12の側壁に第1のサイドウォール13を形成する工程と、ゲート電極12及び第1のサイドウォール13をマスクとして基板10にP-またはN-型の不純物を導入し、P-またはN-領域14を形成する工程と、第1のサイドウォール13の側壁に積層して第2のサイドウォール15を形成する工程と、ゲート電極12、第1、第2のサイドウォール13,15をマスクとして、基板10にP+またはN+型の不純物を導入し、P+またはN+領域16を形成する工程と、を備えてなる。
請求項（抜粋）：
一導電型の半導体基板上にゲート絶縁膜を介してゲート電極を設けた後、このゲート電極の側壁に第1のサイドウォールを形成する工程と、上記ゲート電極及び第1のサイドウォールをマスクとして前記半導体基板に他導電型の不純物を導入し、第1の他導電型不純物領域を形成する工程と、上記第1のサイドウォールの側壁に積層して第2のサイドウォールを形成する工程と、上記ゲート電極、第1、第2のサイドウォールをマスクとして、上記半導体基板に他導電型の不純物を導入し、上記第1の他導電型不純物領域よりも高い不純物濃度を有する第2の他導電型不純物領域を形成する工程と、を備えてなるMOS型半導体装置の製造方法。
IPC (2件)：
前のページに戻る
