特許

J-GLOBAL ID：200903090914861858

半導体装置の製造方法

発明者： 二井 一志
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  坂口 智康 ,  内藤 浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2002-328046
公開番号（公開出願番号）：特開2004-165336
出願日： 2002年11月12日
公開日（公表日）： 2004年06月10日
要約：

【課題】エレクトロマイグレーション(EM)耐性に優れる半導体装置の製造方法を提供する。【解決手段】半導体基板上に第1配線102に接続するように形成された接続孔108と配線溝110の内部に、タンタル(Ta)からなるバリア膜114をスパッタ法で堆積する。そして、接続孔底部108aのバリア膜114をエッチングで除去する。このときに、同時に配線溝底部110a及び開口部112のバリア膜114がエッチングされる。このエッチングにより薄くなったバリア膜114を等方性スパッタリングにより堆積させる。このとき、アスペクト比が大きい接続孔底部108aに堆積させることなく、配線溝底部110a及び開口部112上にバリア膜を堆積させる。【選択図】 図1

請求項（抜粋）：

半導体基板上に第1配線を形成する工程(a)と、 前記第1配線上に絶縁膜を形成する工程(b)と、 前記絶縁膜に前記第1配線への接続孔及び配線溝を形成する工程(c)と、 前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程(d)と、 前記接続孔の底部のバリア膜をエッチングする工程(e)と、 前記接続孔の底部を除く前記接続孔及び前記配線溝の内側表面にバリア膜を堆積する工程(f)と、 前記接続孔及び前記配線溝に銅を埋め込む工程(g)とを有する半導体装置の製造方法。

IPC (2件)：

H01L21/768 ,  H01L21/285

FI (2件)：

H01L21/90 A ,  H01L21/285 S

Fターム (42件)：

4M104BB04 ,  4M104BB17 ,  4M104BB37 ,  4M104DD19 ,  4M104DD37 ,  4M104DD41 ,  4M104FF22 ,  4M104HH01 ,  4M104HH08 ,  5F033HH11 ,  5F033HH21 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033LL06 ,  5F033LL07 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN06 ,  5F033NN07 ,  5F033NN32 ,  5F033PP15 ,  5F033PP21 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ14 ,  5F033QQ34 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ98 ,  5F033RR06 ,  5F033RR11 ,  5F033SS15 ,  5F033WW02 ,  5F033WW05 ,  5F033XX04 ,  5F033XX05 ,  5F033XX13