特許

J-GLOBAL ID：200903090944401452

ラッチ回路とレジスタ回路

発明者： 高橋 弘行
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-169769
公開番号（公開出願番号）：特開2000-357943
出願日： 1999年06月16日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】 転送用トランスファ回路とデータ保持用トランスファ回路とを含むラッチ回路と、該ラッチ回路を複数段接続したレジスタ回路とへクロック信号を供給する際に、各トランスファ回路及びホールド回路へのクロック信号の供給ドライブ力を増強することを課題とする。【解決手段】 入力信号に応じて一時的に記憶しつつ順次出力するラッチ回路において、基準クロック(CLK)を入力する転送用トランスファ回路と、転送用トランスファ回路の出力を反転するインバータと、該インバータの出力を反転する第2インバータと、該第2インバータの出力を入力とし前記インバータの入力に出力するデータ保持用トランスファ回路と、からなり、前記データ保持用トランスファ回路のゲートに前記CLKの立ち上がりより所定時間遅延して立ち上がり前記CLKの立ち下がりと同時に立ち下がる第2のCLKを供給することを特徴とする。

請求項（抜粋）：

入力信号に応じて一時的に記憶しつつ順次出力するラッチ回路において、基準クロック(CLK)を入力する転送用トランスファ回路と、転送用トランスファ回路の出力を反転するインバータと、該インバータの出力を反転する第2インバータと、該第2インバータの出力を入力とし前記インバータの入力に出力するデータ保持用トランスファ回路と、からなり、前記データ保持用トランスファ回路のゲートに前記CLKの立ち上がりより所定時間遅延して立ち上がり前記CLKの立ち下がりと同時に立ち下がる第2のCLKを供給することを特徴とするラッチ回路。

Fターム (9件)：

5J043AA00 ,  5J043AA03 ,  5J043AA04 ,  5J043AA07 ,  5J043HH01 ,  5J043JJ08 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK02