特許

J-GLOBAL ID：200903090947641993

半導体装置の製造方法

発明者： 矢橋 勝典
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-357156
公開番号（公開出願番号）：特開2002-164426
出願日： 2000年11月24日
公開日（公表日）： 2002年06月07日
要約：

【要約】【課題】 トレンチ側壁を酸化する際に、素子形成領域を異常酸化することがない素子分離領域の形成方法を提供する。【解決手段】 シリコン基板1上に第1のシリコン酸化膜1、シリコン窒化膜2、第2のシリコン酸化膜4の積層膜パターン5を形成する。この積層膜パターン5をマスクとしてドライエッチングすることにより、浅い凹陥部(第1のトレンチ)6aを形成すると共に前記第1のシリコン酸化膜2の側壁に、フロロカーボン系の第1の堆積付着物7を付着させる。続いて、ドライエッチングにより、前記第1のトレンチ底部に、これと連なる第2のトレンチを形成すると共に、前記第1の堆積付着物7をSiO2系の第2の堆積付着物8で覆う。この第1の堆積付着物7により、前記マスクの第2のシリコン酸化膜4と前記第2の堆積付着物8とのエッチング時に、前記第1のシリコン酸化膜2が後退するのを防止する。

請求項（抜粋）：

【請求項1】半導体基板上に酸化膜、耐エッチング膜を順次積層形成した後、該積層膜をパターニングしてエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記半導体基板をドライエッチングしてトレンチを形成する工程と、前記トレンチ内に絶縁性物質を埋め込み、素子分離領域を形成する工程とを具備し、前記トレンチを形成する工程は、少なくとも前記酸化膜の側壁に第1の堆積付着物と該第1の堆積付着物と異質の第2の堆積付着物とを積層構造に付着させて行うことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/3065

FI (2件)：

H01L 21/76 L ,  H01L 21/302 J

Fターム (20件)：

5F004BA04 ,  5F004DA00 ,  5F004DA04 ,  5F004DA15 ,  5F004DA26 ,  5F004EA13 ,  5F004EA28 ,  5F004EB04 ,  5F032AA35 ,  5F032AA37 ,  5F032AA44 ,  5F032AA54 ,  5F032AA67 ,  5F032AA77 ,  5F032DA02 ,  5F032DA16 ,  5F032DA22 ,  5F032DA23 ,  5F032DA24 ,  5F032DA78