特許
J-GLOBAL ID：200903090975887000
半導体装置および半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-296547
公開番号（公開出願番号）：特開2001-118998
出願日： 1999年10月19日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】 メモリセルの端部にダミーのパッドコンタクトを形成した場合、ゲート配線の電位がビット配線の影響を受けない構造の半導体装置、およびメモリセルの端部付近に大きな段差を生じない半導体装置の製造方法を提供する。【解決手段】 この半導体装置は、セルフアライン方式で開口されて形成された本体の第1パッドコンタクトより小さいダミーの第1パッドコンタクト(21a)をメモリセルの端部に沿って点列状に備え、ダミーの第1パッドコンタクトからビット配線(8)に至る経路において、導通が遮断されている。
請求項（抜粋）：
半導体基板と、前記半導体基板の主表面に不純物を導入されて形成された活性領域と、前記半導体基板の主表面に絶縁膜を介して積み上げられたゲート配線と、前記ゲート配線を取り囲み、前記ゲート配線を保護する窒化膜からなるゲート配線被覆と、前記ゲート配線に立体的に交差してゲート配線よりも上層に形成されるビット配線と、前記半導体基板の主表面と前記ゲート配線被覆で被覆された前記ゲート配線とを覆う層間酸化膜と、前記層間酸化膜を貫通して、平面的に見て前記ゲート配線と前記ビット配線との間に形成された、前記活性領域と上層の導電配線とを導通する第1パッドコンタクトと、前記層間酸化膜を貫通して、平面的に見て前記ビット配線と重複して、かつ、前記ゲート配線間に形成された、前記活性領域と前記ビット配線とをビット線コンタクトを介して導通する第2パッドコンタクトとを備えたメモリセルを含む半導体装置であって、前記ゲート配線の間にセルフアライン方式で開口されて形成されたダミーの第1パッドコンタクトを、前記メモリセルの端部に沿って点列状に備え、前記ダミーの第1パッドコンタクトから、前記活性領域、前記第2パッドコンタクト、および前記ビット線コンタクトを経て、前記ビット配線に至る経路において、該経路を介しての前記ダミーの第1パッドコンタクトと前記ビット配線との間の電気的導通を遮断する手段を有する、半導体装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083JA56
, 5F083KA01
, 5F083KA05
, 5F083LA12
, 5F083LA16
, 5F083LA21
, 5F083MA02
, 5F083MA06
, 5F083MA20
, 5F083NA01
, 5F083PR01
, 5F083PR03
, 5F083PR06
, 5F083PR29
, 5F083PR38
, 5F083PR40
, 5F083ZA28
