特許
J-GLOBAL ID：200903091006076107
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-192914
公開番号（公開出願番号）：特開平9-045904
出願日： 1995年07月28日
公開日（公表日）： 1997年02月14日
要約：
【要約】【課題】 素子の微細化が進展してもパンチスルー現象を完全に抑制できる半導体装置を実現する。【解決手段】 シリコン基板11上にエピタキシャルシリコン膜14を形成し、ソース17およびドレイン18をエピタキシャルシリコン膜14とシリコン基板11上に形成し、エピタキシャルシリコン膜14上にゲート絶縁膜15を介してゲート電極16を形成している。さらに、ゲート電極16下方にあたるエピタキシャルシリコン膜14下のシリコン基板11に溝12を設け、その溝12に絶縁膜を埋め込んだ隔壁13を形成している。ゲート電極16に閾値以上の電圧を印加したときにチャンネル領域がエピタキシャルシリコン膜14に形成され、その直下に、絶縁膜の隔壁13を形成しているため、微細MOSFETで発生するシリコン基板11中を流れるパンチスルー電流を確実に遮断することができる。
請求項（抜粋）：
一導電型の半導体基板上に形成した溝と、この溝に埋め込んだ絶縁体からなる隔壁と、この隔壁上および前記半導体基板上に形成した半導体薄膜と、この半導体薄膜を介して前記隔壁上に形成したゲート絶縁膜と、このゲート絶縁膜上に形成したゲート電極と、このゲート電極を挟む両側の少なくとも前記半導体薄膜中に形成した他導電型のソース・ドレインとを備えた半導体装置。
IPC (2件)：
FI (2件)：
H01L 29/78 301 X
, H01L 21/76 L
