特許
J-GLOBAL ID：200903091013810274
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
桑井 清一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-258407
公開番号（公開出願番号）：特開平5-074165
出願日： 1991年09月10日
公開日（公表日）： 1993年03月26日
要約：
【要約】【目的】 半導体記憶装置において、メモリセルのデータの破壊を防止するとともに、消費電流を低減する。【構成】 メモリセルC1から出力された微小電圧はデジット線区B1,B5を介してセンスアンプ501に出力される。センスアンプ501はこの微小電圧を増幅する。行アドレス系制御信号φ11、列アドレス系制御信号Y1がともに、ハイレベルの場合に、転送ゲート用NFET129、130がオンとなる。よって、センスアンプ501から出力された電圧差は、転送ゲート用NFET129、130を介してデータ入出力線D1,CD1に転送される。選択されないメモリセルC2〜C4はデータ入出力線対から遮断されている。このため、データ入出力線対を電源電圧Vccにプリチャージしても、メモリセルC2〜C4のデータビットが破壊されることはない。
請求項（抜粋）：
複数のメモリセルを有する複数のメモリセルブロックを行列状に配置したメモリセルアレイと、上記複数のメモリセルブロックの列にそれぞれ接続され、各々がメモリセルブロックの各列を構成する複数のメモリセルブロックから読み出されたデータビットを伝達する複数の区間に分割された複数のデジット線対と、複数の上記デジット線対のそれぞれ対応する区間に共通して設けられた複数のデータ入出力線対と、上記区間と該区間に対応したデータ入出力線対との間にそれぞれ設けられ、上記区間上のデータビットを対応するデータ入出力線対に転送する複数の転送ゲートと、上記複数の転送ゲートを制御する制御回路とを備えた半導体記憶装置において、上記制御回路は上記複数の転送ゲートを行アドレス系の制御信号に応答して順次導通させることを特徴とした半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C 11/34 301 E
, G11C 11/34 M
, G11C 11/34 341 Z
