特許
J-GLOBAL ID：200903091027233423
半導体集積回路装置のレイアウト方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-029208
公開番号（公開出願番号）：特開平9-223743
出願日： 1996年02月16日
公開日（公表日）： 1997年08月26日
要約：
【要約】【課題】 アレイ状の規則的な配置構造を有するマクロのレイアウト工数を削減するとともに、LSIのアレイ部分を含むマクロを効率良くレイアウト設計することができるLSIのレイアウト技術を提供する。【解決手段】 プロセッサなどのアレイ部分を含むマクロの配置および配線を行うレイアウト装置であって、アレイ状配置および残りのセルの自動配置などを行う自動配置配線部1と、処理対象となるセル群の指示などを行う対話配置配線部2とから構成され、配置構造指示ファイル3、ネットリスト・セルライブラリ4によるデータを入力として、配置データがレイアウトデータファイル5に出力される。この自動配置配線部1は、アレイ状に配置されるべきセルの展開規則を指示する配置構造指示部6、アレイ状配置を自動生成するアレイ配置生成部7などから構成され、アレイ状部分が優先して配置されるようになっている。
請求項（抜粋）：
規則的な配置構造と不規則的な配置構造とが混在して形成される半導体集積回路装置のレイアウト方法であって、前記規則的な配置構造が必要なセルを対象として、この規則的な配置構造を持つ部分を配置構造を指示して配置し、その後前記不規則的な配置構造が必要なセルを対象として、この不規則的な配置構造を持つ部分を前記規則的な配置構造を持つ部分の周辺に、この規則的な配置構造を持つ部分との結合性を考慮して自動配置することを特徴とする半導体集積回路装置のレイアウト方法。
IPC (2件)：
FI (3件)：
H01L 21/82 C
, G06F 15/60 658 A
, H01L 21/82 B
