特許
J-GLOBAL ID:200903091053306170
半導体装置の製造方法
発明者:
,
出願人/特許権者:
,
代理人 (1件):
秋田 収喜
公報種別:公開公報
出願番号(国際出願番号):特願2001-123711
公開番号(公開出願番号):特開2002-319595
出願日: 2001年04月23日
公開日(公表日): 2002年10月31日
要約:
【要約】【課題】 ボイドの発生を抑制する。【解決手段】 一主面に複数のデバイス領域を有し、前記各デバイス領域に半導体チップが配置された配線基板と、前記各デバイス領域を覆うようにして前記配線基板の一主面上に配置された多面体のキャビティと、前記キャビティの一辺に沿って設けられた複数のゲートとを準備する工程と、前記複数のゲートを通して前記キャビティの内部に樹脂を注入することによって、前記複数の半導体チップを樹脂封止する工程とを具備する半導体装置の製造方法であって、前記樹脂封止工程において、前記各半導体チップは、前記キャビティの内部における前記樹脂の巨視的な流れ方向に対して辺が斜めになるように配置されている。
請求項(抜粋):
一主面に複数のデバイス領域を有し、前記各デバイス領域に半導体チップが配置された配線基板と、前記各デバイス領域を覆うようにして前記配線基板の一主面上に配置された多面体のキャビティと、前記キャビティの一辺に沿って設けられた複数のゲートとを準備する工程と、前記複数のゲートを通して前記キャビティの内部に樹脂を注入することによって、前記複数の半導体チップを樹脂封止する工程とを具備する半導体装置の製造方法であって、前記樹脂封止工程において、前記各半導体チップは、前記キャビティの内部における前記樹脂の巨視的な流れ方向に対して辺が斜めになるように配置されていることを特徴とする半導体装置の製造方法。
IPC (7件):
H01L 21/56
, B29C 45/14
, B29C 45/26
, H01L 23/29
, H01L 23/31
, B29K105:20
, B29L 31:00
FI (6件):
H01L 21/56 T
, B29C 45/14
, B29C 45/26
, B29K105:20
, B29L 31:00
, H01L 23/30 B
Fターム (20件):
4F202AA39
, 4F202AD19
, 4F202AH37
, 4F202CA12
, 4F202CB12
, 4F202CQ05
, 4F206AD34
, 4F206AH37
, 4F206JQ81
, 4M109AA02
, 4M109BA04
, 4M109CA21
, 4M109GA02
, 5F061AA02
, 5F061BA04
, 5F061CA21
, 5F061CB13
, 5F061DA05
, 5F061DA06
, 5F061FA02
前のページに戻る