特許

J-GLOBAL ID：200903091076844934

半導体集積回路

発明者： 高島 大三郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-311741
公開番号（公開出願番号）：特開平7-162288
出願日： 1993年12月13日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】 LSI内部のノードの“H”,“L”の値に拘りなく、内部電源を低電圧化した場合にも高速動作を保ち、且つスタンドバイ電流を低く抑えることのできる半導体集積回路を提供すること。【構成】 pMOSトランジスタQpとnMOSトランジスタQnとを直列接続し、この接続ノードを出力とする第1及び第2のCMOS回路1,2を組とし、この組を3段配置して論理回路を構成した半導体集積回路であって、1段目の各CMOS回路1,2の入力は同一であり、1段目のCMOS回路1の出力は2段目のCMOS回路1,2の各pMOSトランジスタQp21,Qp23 のゲートに入力され、1段目のCMOS回路2の出力は2段目のCMOS回路1,2の各nMOSトランジスタQn21,Qn23 のゲートに入力され、2段目と3段目も同様に接続されていることを特徴とする。

請求項（抜粋）：

pMOSトランジスタの1個以上の組み合わせとnMOSトランジスタの1個以上の組み合わせとを直列接続し、この接続ノードを出力とする第1及び第2のCMOS回路を組とし、このCMOS回路組をn段(n≧2)配置して論理回路を構成した半導体集積回路であって、第i段目(i<n)の第1のCMOS回路の出力は次段の第1及び第2のCMOS回路の各pMOSトランジスタのゲートに入力され、第i段目の第2のCMOS回路の出力は次段の第1及び第2のCMOS回路の各nMOSトランジスタのゲートに入力されることを特徴とする半導体集積回路。