特許

J-GLOBAL ID：200903091117395465

回路ダイス上で識別情報をエンコードするための回路

発明者： ヴィクター アール アキラス ,  コルネリス ヤン ヘンドリック ド ズュー
出願人/特許権者： ナムローゼ フェンノートシャップ フィリップスグロエイラムペンファブリーケン
代理人 (1件)： 中村 稔 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平2-402795
公開番号（公開出願番号）：特開平6-075020
出願日： 1990年12月17日
公開日（公表日）： 1994年03月18日
要約：

【要約】 (修正有)【目的】MOSFET又はIGFETキャパシタ構造を2進情報記憶ビットとして使用する回路ダイス上で情報をエンコードするためのプログラム可能な回路。【構成】MOSFET又はIGFET12のゲート14はキャパシタの第1電圧プレートして機能し、ソース16及びドレーン18は両方とも第2電圧に接続されて、キャパシタの第2電圧プレートして機能する。通常、開回路がゲート14とソース16との間に存在が、プログラミング高電圧がゲートに与えられる時キャパシタ構造が物理的に破壊して、導電路がゲートとソース又はドレーンとの間に形成される。この導電路の存在、不存在がMOSFET又はIGFETキャパシタ構造が2進ビットとして機能することを可能とする。読出回路が導電路の存在又は不存在を検出し、マルチプレクサが読出し回路を複数の同様の構造に順次接続するために採用することができる。

請求項（抜粋）：

a)第1電圧プレート及び第2電圧プレートを有し、前記第1電圧プレート及び前記第2電圧プレート間には通常開回路が形成されるキャパシタ構造、b)高電圧を前記第1電圧プレートに選択的に与えて、前記キャパシタ構造を物理的に破壊して、第1電圧プレート及び前記第2電圧プレート間に導電路を形成する手段、及びc)前記キャパシタ構造の状態を検出する手段から構成される少なくともなくとも一つの第1の単一ビット情報記憶読出回路を有し、前記キャパシタ構造が、前記第1電圧プレートと前記第2電圧プレートとの間に導電路が形成される時、第1の2進値を表現し、前記第1電圧プレートと前記第2プレートとの間に開回路が形成される時、第2の2進値を表現する構造を有する2進記憶ビットとして機能することを特徴とする情報をエンコートするプログラム可能な回路。

IPC (2件)：

G01R 31/28 ,  G11C 17/14

FI (2件)：

G01R 31/28 V ,  G11C 17/06 301

引用特許：

審査官引用 (3件)

• 特開平1-286414
  
• 特開平2-280176
  
• 特開昭59-025258