特許
J-GLOBAL ID：200903091130615776
電界効果トランジスタ、及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-071380
公開番号（公開出願番号）：特開平6-283553
出願日： 1993年03月30日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 ドレイン端の高電界領域で発生した正孔がソース側に蓄積するのを抑制し、ドレイン耐圧を向上させる。【構成】 電界効果型トランジスタのソース側の高濃度n型層3aのまわりをP型層19で囲み、高濃度P層18を介して接地する。これにより、ドレイン側で発生した正孔がソース側に蓄積することによりソース側の基板内の電界を弱め、一方、その高濃度正孔領域15がドレイン側5にのびることによってドレイン側5での電界を強めてブレークダウンする、ということを抑制する。【効果】 ゲート・ドレイン耐圧より、ドレイン・ソース耐圧が問題となるプレーナ型のFETにおいて、ドレイン・ソース耐圧の向上を図ることができる。
請求項（抜粋）：
化合物半導体基板上に形成された第1導電形チャネル層上に金属-半導体接合をゲート電極として有する電界効果トランジスタにおいて、ソース領域を形成する高濃度第1導電形不純物層と、該ソース領域不純物層上に形成されたソース電極と、該ソース領域不純物層の下側、及び外側に、これを取り囲むように形成された第2導電形不純物層と、上記第2導電形不純物層の上記ソース領域不純物層の外側に形成された第2導電形高濃度不純物層と、該第2導電形高濃度不純物層上に形成され、これとオーミックコンタクトをとる第2導電形層用電極とを備え、上記ソース電極と、上記第2導電形層用電極とは、ともに接地されていることを特徴とする電界効果トランジスタ。
IPC (4件)：
H01L 21/338
, H01L 29/812
, H01L 21/28 301
, H01L 29/62
