特許

J-GLOBAL ID：200903091157789202

半導体装置の製造方法

発明者： 中石 雅文 ,  渡部 慶二
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-213160
公開番号（公開出願番号）：特開平9-064348
出願日： 1995年08月22日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 半導体装置の製造方法に関し、プラズマエッチング中にレジストに生じる分極電荷の蓄積を回避してゲート絶縁膜の破壊を防ぐ手段を提供する。【解決手段】 MOSトランジスタのゲート絶縁膜の上にゲート電極を形成し、その上に被着した層間絶縁膜にこのゲート電極に達する開口部を設け、この開口部を含む上面に導電性被膜を被着し、この導電性被膜の上に形成したレジストをエッチングマスクとして導電性被膜を選択的にドライエッチングすることにより、ゲート電極に接続される導電性被膜からなる配線を形成する半導体装置の製造方法において、レジストを、1×1010Ω/□以下である、例えばアニリン系ポリマーからなる導電性レジストとする。このレジストを、導電性ポリマーの上に形成したフォトレジストを選択的露光と現像によってパターニングし、このフォトレジストのパターンを導電性ポリマーに転写することによって形成することができる。

請求項（抜粋）：

MOSトランジスタのゲート絶縁膜の上にゲート電極を形成する工程と、該ゲート電極上に被着した層間絶縁膜に該ゲート電極に達する開口部を設ける工程と、該開口部を含む上面に導電性被膜を被着する工程と、該導電性被膜の上に形成したレジストをエッチングマスクとして該導電性被膜を選択的にドライエッチングすることにより、該ゲート電極に接続される該導電性被膜からなる配線を形成する半導体装置の製造方法において、該レジストを導電性レジストとすることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/027 ,  H01L 21/3065 ,  H01L 21/768

FI (4件)：

H01L 29/78 301 P ,  H01L 21/30 502 R ,  H01L 21/302 G ,  H01L 21/90 A