特許
J-GLOBAL ID：200903091163132207
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-045230
公開番号（公開出願番号）：特開平10-242163
出願日： 1997年02月28日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】 コレクタトップヘテロ接合バイポーラトランジスタのエミッタ領域をサイドエッチングしてエミッタ領域の面積を小さくする従来技術には、エミッタ領域の側面からの空乏層の伸びの問題があり、素子の微細化に制約がある。【解決手段】 エミッタコンタクト層のエミッタ層側の面の面積をベース・コレクタ面積以下に小さく、この面積よりエミッタ層と反対側の面の面積を大きくし、かつエミッタ層の膜厚を15nm以上50nm以下にする。【効果】 エミッタ接地電流増幅率の大きなC-top HBTの単体、集積回路を実現できる。
請求項（抜粋）：
半導体基板と、該基板上に形成されたn型化合物半導体からなるエミッタコンタクト層と、該エミッタコンタクト層上に形成されたn型化合物半導体からなるエミッタ層と、該エミッタ層上に形成され、該エミッタ層を形成する化合物半導体の禁制帯幅よりも小さな禁制帯幅を有するp型化合物半導体からなるベース層と、該ベース層上に形成されたn型化合物半導体からなるコレクタ層と、該コレクタ層上に形成されたn型化合物半導体からなるコレクタコンタクト層と、上記エミッタコンタクト層、上記ベース層および上記コレクタコンタクト層にそれぞれ接続されたエミッタ電極、ベース電極およびコレクタ電極を有するコレクタトップヘテロ接合バイポーラトランジスタを備えた半導体装置において、上記エミッタコンタクト層の上記エミッタ層側の面の面積は上記ベース層と上記コレクタ層の接触面積以下であり、上記エミッタコンタクト層の上記エミッタ層と反対側の面の面積は上記エミッタ層側の面の面積より大きく、かつ上記エミッタ層の膜厚は15nm以上50nm以下であることを特徴とする半導体装置。
IPC (3件)：
H01L 21/331
, H01L 29/73
, H01L 29/205
