特許

J-GLOBAL ID：200903091211142481

半導体記憶装置及びその製造方法

発明者： 目黒 寿孝
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-067823
公開番号（公開出願番号）：特開2000-269362
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 電気的なストレスによって誘発する酸化膜中の電荷を低減するためゲート電極のゲート幅方向のエッジ部に電界が集中しないゲート構造を有する半導体記憶装置及びその製造方法を提供する。【解決手段】 半導体基板10主面に形成された素子領域と、半導体基板溝部の埋め込み絶縁膜17から構成された素子分離領域と、前記素子領域に形成されたゲート絶縁膜11と、前記ゲート絶縁膜上のゲート電極12とを備え、前記ゲート電極のゲート幅方向の端部は少なくとも前記素子分離領域上に延在している。前記ゲート電極の少なくとも前記素子分離領域上に延在している領域には、窒素原子がドープ領域21が形成されている。このような構造により、電界をゲート電極に均一に分布させることができるため、しきい値電圧変動の少ない安定したメモリトランジスタが得られる。

請求項（抜粋）：

半導体基板主面に形成され、ソース/ドレイン領域が形成されている素子領域と、前記半導体基板主面に形成された溝部に絶縁膜が埋め込まれて構成され、前記素子領域を区画する素子分離領域と、前記素子分離領域に区画された前記素子領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート電極のゲート幅方向の端部は、少なくとも前記素子分離領域上に延在していることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (20件)：

5F001AA02 ,  5F001AA43 ,  5F001AC02 ,  5F001AD60 ,  5F001AF05 ,  5F001AF07 ,  5F001AG22 ,  5F001AG23 ,  5F083EP02 ,  5F083EP48 ,  5F083EP49 ,  5F083EP76 ,  5F083GA24 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083NA01 ,  5F083PR15 ,  5F083PR40