特許
J-GLOBAL ID：200903091218542914
アナログ除算回路およびそのアナログ除算回路を用いた加振機におけるクロストーク補償回路
発明者：
出願人/特許権者：
代理人 (1件)：
真田 修治
公報種別：公開公報
出願番号（国際出願番号）：特願平7-325248
公開番号（公開出願番号）：特開平9-147044
出願日： 1995年11月21日
公開日（公表日）： 1997年06月06日
要約：
【要約】【課題】 所定の割算を高速且つ高精度で実行し得る安価なアナログ除算回路を提供する。【解決手段】 乗算器3は、第1の入力信号βと第2の入力信号xを受けて、乗算(β×x)を行い、その結果を除算器4に与える。加算器1は、第2の入力信号xと、第3の入力信号α(所定電圧)を受けて加算(α+x)する。この加算信号(α+x)は、利得αを持つ第1の演算増幅器2により増幅されて除算器4の他方の入力端に与えられる。これら二つの信号を受けた除算器4は、所定の割算(β・x)/{α(α+x)}を行い、その演算結果を減算器6の一方の入力端に与える。1/αの利得を持つ第2の演算増幅器5は、第1の入力信号βを受けてβ/αの演算をし、その演算結果を、減算器6の他方の入力端に与える。減算器6は、上記2入力の差を算出しその出力端からy=β/α-β・x/{α(α+x)}なる値の信号を出力する。
請求項（抜粋）：
第1の入力信号の電圧をβ、第2の入力信号の電圧をx、第3の入力信号の所定電圧をαとするとき、y=β/(α+x)なる割算式を、第1の式β/αと、第2の式β・x/{α(α+x)}とに分離してそれぞれ演算し、前記第1の式に基づく演算回路の出力信号から前記第2の式に基づく演算回路の近似出力信号を減算することにより、前記割算式の演算を等価的に実行し、演算精度を向上させるように構成したことを特徴とするアナログ除算回路。
IPC (2件)：
FI (2件)：
G06G 7/16 H
, G01M 7/00 B
