特許

J-GLOBAL ID：200903091245877839

半導体集積回路の配線方法

発明者： 川上 善之
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-139566
公開番号（公開出願番号）：特開2000-331051
出願日： 1999年05月20日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】 機能ブロック間の配線に遅延調整セルを挿入することにより配線遅延を改善する際に、挿入されるセルの物理的な挿入位置を考慮しながら、配線遅延の改善を高精度に行なえるようにする。【解決手段】 まず、遅延制約違反ネットの遅延時間を調整するための遅延調整セルを挿入可能なスロット30aを配列してなるスロットアレイ30を遅延制約違反ネットの下側で且つ電源配線31及びグランド配線32の下側に確保する。次に、複数のスロット30aから、信号ネット21〜23の分岐部の近傍に位置する領域等に限定した位置の近傍の領域をセル挿入候補領域として選択する。次に、選択されたスロット30aごとに、遅延調整セルの種類及び信号ネットを形成する配線の配線幅を組み合わせて、遅延制約値を満たし且つ最適化されるスロット30a、遅延調整セル33及び配線幅の組み合わせを求める。

請求項（抜粋）：

複数の機能ブロックからなる半導体集積回路における前記複数の機能ブロック同士の間の配線領域に配線を敷設する際の該配線による配線遅延時間を所定値以下とする半導体集積回路の配線方法であって、前記機能ブロック同士の接続関係を記述したネットリストに基づいて配線を決定する際に、配線同士の相対位置又は配線の設計規則に依らない概略配線経路を決定する概略配線経路決定工程と、前記概略配線経路により決定される信号ネットごとに算出して得られる算出遅延時間と前記信号ネットごとの制約条件である遅延制約時間とを比較し、前記信号ネットから、前記算出遅延時間が前記遅延制約時間を満たさない遅延制約違反ネットを抽出する遅延制約違反ネット抽出工程と、前記遅延制約違反ネットが抽出された場合に、前記遅延制約違反ネットの遅延時間を調整するための遅延調整セルをそれぞれ挿入可能な複数の領域からなる遅延調整セル配置領域を、前記遅延制約違反ネットの下側で且つ前記配線領域に設けられる電源配線及びグランド配線の下側に重ねるように確保する遅延調整セル配置領域確保工程と、前記複数の遅延調整セル配置領域から、前記遅延制約違反ネットの途中に設けられた分岐部の近傍に位置する領域又は前記遅延制約違反ネットを所定距離ごとに区画した場合の該区画位置と対応する領域をセル挿入候補領域として選択するセル挿入候補領域選択工程と、選択されたセル挿入候補領域に対して遅延調整セルを挿入する遅延調整セル挿入工程とを備えていることを特徴とする半導体集積回路の配線方法。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G06F 15/60 658 U ,  H01L 21/82 W ,  H01L 27/04 U

Fターム (26件)：

5B046AA08 ,  5B046BA06 ,  5B046DA04 ,  5B046JA03 ,  5F038CA03 ,  5F038CA10 ,  5F038CA17 ,  5F038CD02 ,  5F038CD05 ,  5F038CD08 ,  5F038CD09 ,  5F038CD12 ,  5F038CD13 ,  5F038DF06 ,  5F038DF11 ,  5F038EZ10 ,  5F064AA01 ,  5F064BB01 ,  5F064DD02 ,  5F064DD03 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH06 ,  5F064HH09 ,  5F064HH12