特許

J-GLOBAL ID：200903091248442973

薄膜トランジスタパネル

発明者： 松本 広
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願2001-255665
公開番号（公開出願番号）：特開2003-069028
出願日： 2001年08月27日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 薄膜トランジスタからなるスイッチング素子の静電破壊を薄膜トランジスタからなる静電保護素子で防止するようにした薄膜トランジスタパネルにおいて、静電保護素子を構成する薄膜トランジスタの加工時間を短縮し、且つ、そのサイズを小さくする。【解決手段】 静電保護素子を構成する薄膜トランジスタ61Bでは、ゲート電極62bとドレイン電極69bとを接続している。この場合、薄膜トランジスタ61Bはコプラナー型であり、オーバーコート膜70上にゲート電極62bが設けられている。従って、逆スタガー型(ガラス基板41上に設けられたゲート電極を半導体薄膜64bの外側に延出させ、この延出部とドレイン電極69bとを接続する構造)である場合と比較して、オーバーコート膜70にのみ、ゲート電極62bとドレイン電極69bとを接続するためのコンタクトホール72を形成すればよい。また、ゲート電極62bは半導体薄膜64b上にのみ設ければよい。

請求項（抜粋）：

マトリクス状に配置された複数の表示要素にそれぞれ接続された薄膜トランジスタからなるスイッチング素子の静電破壊を薄膜トランジスタからなる静電保護素子で防止するようにした薄膜トランジスタパネルにおいて、前記静電保護素子を構成する薄膜トランジスタがコプラナー型であることを特徴とする薄膜トランジスタパネル。

IPC (5件)：

H01L 29/786 ,  G02F 1/1368 ,  G09F 9/00 309 ,  G09F 9/30 338 ,  G09F 9/35

FI (6件)：

G02F 1/1368 ,  G09F 9/00 309 Z ,  G09F 9/30 338 ,  G09F 9/35 ,  H01L 29/78 623 A ,  H01L 29/78 612 A

Fターム (40件)：

2H092GA12 ,  2H092GA64 ,  2H092JA26 ,  2H092JA46 ,  2H092JA47 ,  2H092JB56 ,  2H092JB79 ,  2H092NA14 ,  5C094AA31 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094EA04 ,  5C094EA07 ,  5C094FB14 ,  5F110AA22 ,  5F110AA26 ,  5F110BB01 ,  5F110CC01 ,  5F110CC07 ,  5F110DD02 ,  5F110DD11 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110GG02 ,  5F110GG15 ,  5F110GG35 ,  5F110HK09 ,  5F110HK16 ,  5F110HL07 ,  5F110NN02 ,  5F110NN12 ,  5F110NN72 ,  5F110NN73 ,  5G435AA16 ,  5G435BB12 ,  5G435CC09 ,  5G435EE31 ,  5G435GG31