特許

J-GLOBAL ID：200903091258629222

半導体装置及びその製造方法

発明者： 稗田 克彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平5-003930
公開番号（公開出願番号）：特開平6-216382
出願日： 1993年01月13日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 ソース、ドレイン層とSi基板間の容量を低減するMOSトランジスタ構造で高集積LSIを製造しても歩留りが低下しない半導体装置およびその製造方法を提供することを目的とする。【構成】 半導体基板の素子形成領域の一部に設けられた基板と絶縁分離された第1の導電体層と、前記第1の導電体層の周囲に形成された第2の導電体層と、前記第2の導電体層から不純物を拡散して形成さたれソース、ドレイン領域とを備え、前記第2の導電体層の上の一部にゲート絶縁膜より厚い膜厚をもつ絶縁膜を介してゲート電極の一部が重なり形成されている半導体装置。【効果】 本発明によれば、従来のMOSトランジスタの問題点を改善し、ソース、ドレイン拡散層とSi基板間の容量を低減でき、微細、高速動作が可能なMOSトランジスタやバイポーラ素子を得ることができる。

請求項（抜粋）：

半導体基板の素子形成領域の一部に設けられた前記半導体基板と絶縁分離されたソース、ドレイン引き出し電極と、前記ソース、ドレイン引き出し電極の周辺部に前記半導体基板表面と接するように形成された導電体層と、前記導電体層からの不純物の拡散により形成されたソース、ドレイン拡散層領域と、前記導電体層の上に絶縁膜を介してゲート電極の一部が重なり形成されている事を特徴とする半導体装置。

FI (2件)：

H01L 29/78 301 V ,  H01L 29/78 301 X

引用特許：

審査官引用 (4件)

• 特開平4-364737
  
• 特開昭63-308963
  
• 特開平3-104237
  
• 特開平4-340722