特許

J-GLOBAL ID：200903091277040965

半導体装置、それを用いた半導体メモリ及びCMOS半導体集積回路並びにその半導体装置の製造方法

発明者： 竹中 計廣 ,  藤沢 晃
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-300570
公開番号（公開出願番号）：特開2000-156474
出願日： 1990年08月21日
公開日（公表日）： 2000年06月06日
要約：

【要約】 (修正有)【課題】 強誘電体膜を要素とする半導体装置において残留分極や比誘電率の低下の問題を回避し、多結晶シリコン・ゲートを要素とする半導体装置においてしきい値の変動等の問題を回避する。【解決手段】 強誘電体膜又は多結晶シリコン・ゲート3を要素とする半導体装置において、該要素の上部において少なくとも該要素を覆う範囲に、水素不放出性の成膜法によりなる耐湿性の水素バリア膜14を設けた。

請求項（抜粋）：

強誘電体膜又は多結晶シリコン・ゲートを要素とする半導体装置であって、該要素の上部において少なくとも該要素を覆う範囲に、水素不放出性の成膜法によりなる耐湿性の水素バリア膜を具有することを特徴とする半導体装置。

IPC (7件)：

H01L 27/10 451 ,  H01L 21/316 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

H01L 27/10 451 ,  H01L 21/316 X ,  H01L 21/88 S ,  H01L 27/08 102 Z ,  H01L 27/10 651

引用特許：

審査官引用 (2件)

• 特開平1-265524
  
• 特開平1-241860