特許

J-GLOBAL ID：200903091295089297

データ転送制御装置

発明者： 玉田 康人
出願人/特許権者： 京セラ株式会社
代理人 (1件)： 高橋 昌久 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-328743
公開番号（公開出願番号）：特開平6-149734
出願日： 1992年11月13日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 本発明はセントロニクスインターフェース側のBUSY状態が長く続けることなく、而も高速にデータ転送を可能としたデータ転送制御方式を提供する事にある。【構成】 本発明は、パラレルデータを連続的に複数バイト数入力可能な複数の一時記憶バッファと、CPUの制御により前記入力バイト数を設定する前記バッファに対応する数の連続データ入力カウンタと、前記パラレルデータの前記一次記憶バッファへの入力と、システムバス側への読み出しを選択的に切り換える手段とを具え、一つの記憶バッファの前記パラレルデータの入力バイト数が前記カウンタ値に達した時点で、CPU側に割込みを発生させ、前記夫々の一時記憶バッファの入力と読み出しの切り換えを行ない、該複数の記憶バッファ上で前記パラレルデータの入力と読み出しを並行して行なう事を特徴とする。

請求項（抜粋）：

パラレルインターフェースを介してホストコンピュータと周辺機器間でパラレルデータの転送を行なう為に周辺機器側に組込まれるデータ転送制御装置において、前記パラレルデータを連続的に複数バイト数入力可能な複数の一時記憶バッファと、CPUの制御により前記入力バイト数を設定する前記バッファに対応する数の連続データ入力カウンタと、前記パラレルデータの前記一次記憶バッファへの入力と、システムバス側への読み出しを選択的に切り換える手段とを具え、一つの記憶バッファの前記パラレルデータの入力バイト数が前記カウンタ値に達した時点で、CPU側に割込みを発生させ、前記夫々の一時記憶バッファの入力と読み出しの切り換えを行ない、該複数の記憶バッファ上で前記パラレルデータの入力と読み出しを並行して行なう事を特徴とするデータ転送制御装置

IPC (2件)：

G06F 13/38 310 ,  G06F 13/38 320

引用特許：

審査官引用 (4件)

• 特開平1-269150
  
• 特開平4-257959
  
• 特開平2-219160
  
• 特開平4-031948