特許
J-GLOBAL ID：200903091307222567
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-267979
公開番号（公開出願番号）：特開平5-110014
出願日： 1991年10月17日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 平面投影面積を増大させることなくキャパシタの容量を増大することが可能な半導体装置の製造方法を提供することである。【構成】 減圧気相成長法を用いてその表面に100nm程度の凹凸面を有するシリコン層をキャパシタの下部電極として形成し、このシリコン層表面を酸化してシリコン酸化膜を形成し、さらにこのシリコン酸化膜を除去することによってシリコン層の凹凸の間隔を増大させる。その後、誘電体層および上部電極を形成する。また、他の方法では、凹凸を有するシリコン層を形成した後、連続的に非酸化雰囲気中で熱処理を施しシリコン層表面の凹凸の曲率半径を増大させる。その後、誘電体層および上部電極を形成する。
請求項（抜粋）：
半導体基板上にシリコン層からなる第1電極層と、誘電体層と、第2電極層との積層構造からなるキャパシタを有する半導体装置の製造方法であって、化学気相成長法を用いて第1電極層となるべき多結晶とアモルファスとの遷移状態にあるシリコン層を形成する工程と、凹凸を有する前記シリコン層の表面を酸化し、前記シリコン層の表面にシリコン酸化膜を形成する工程と、少なくとも前記シリコン酸化膜を除去し、前記シリコン層の表面を露出させる工程と、前記シリコン層の表面上に誘電体層を形成する工程と、前記誘電体層の表面上に第2電極層を形成する工程とを備えた、半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L 27/10 325 C
, H01L 27/10 325 M
