特許
J-GLOBAL ID：200903091307537762
パワーオン・リセット回路、及び半導体記憶装置、並びにデータ処理システム
発明者：
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出願人/特許権者：
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代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平5-325926
公開番号（公開出願番号）：特開平7-153259
出願日： 1993年11月30日
公開日（公表日）： 1995年06月16日
要約：
【要約】【目的】 本発明の目的は、電源投入時のリセットを的確に行うための技術を提供することにある。【構成】 第1リセット信号INT1を入力バッファ回路55Aに供給することによって当該回路55Aをリセットするための第1パワーオン・リセット回路60Aと、このリセット回路60Aによるリセットによって上記入力バッファ回路55Aの出力論理が確定された後にタイミングコントローラ55B内のレジスタをリセットするための第2パワーオン・リセット回路60Bとを設け、タイミングコントローラ55B内のレジスタがリセットされる前に、それの前段回路の出力論理を確定することによって、電源投入時のリセット動作の的確化を図る。
請求項（抜粋）：
入力初段系回路と、この入力初段系回路の後段に配置された後段系回路とを含む半導体集積回路の電源投入時のリセットを行うためのパワーオン・リセット回路において、電源電圧の立ち上りを検出して得たパルス信号を上記入力初段系回路に供給することによって当該回路をリセットするための第1リセット手段と、この第1リセット手段によるリセットによって上記入力初段系回路の出力論理が確定された後に上記後段系回路をリセットするための第2リセット手段とを含むことを特徴とするパワーオン・リセット回路。
IPC (2件)：
FI (2件)：
G11C 11/34 371 E
, G06F 1/00 351
