特許

J-GLOBAL ID：200903091351507374

半導体層の形成方法及び半導体装置の製造方法

発明者： 木村 秀樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200181
公開番号（公開出願番号）：特開2000-031480
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】トレンチ構造を有し、積み上げシリコン層や素子分離領域に形成される凹部に起因した接合リークの発生を防ぎ得る半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、(イ)トレンチ構造を有する素子分離領域15を半導体基板10に形成し、(ロ)ゲート領域23を形成し、(ハ)半導体基板10の表面より突出した素子分離領域15の側壁にサイドウオール16を形成し、(ニ)半導体基板10の表面に気相エピタキシャル成長法に基づき半導体層26を形成し、(ホ)ソース/ドレイン領域を形成し、(ヘ)半導体層26の少なくとも表面領域を選択的にシリサイド化する各工程から成り、気相エピタキシャル成長法に基づき素子分離領域15を構成する絶縁材料上に半導体層が形成される際の臨界ガス流量よりも低い臨界ガス流量を有する絶縁材料によってサイドウオール16を構成する。

請求項（抜粋）：

(イ)半導体基板に、トレンチ構造を有し、頂面が半導体基板の表面より突出した素子分離領域を形成する工程と、(ロ)半導体基板の表面より突出した素子分離領域の側壁にサイドウオールを形成する工程と、(ハ)露出した半導体基板の表面に、気相エピタキシャル成長法に基づき半導体層を形成する工程、から成り、気相エピタキシャル成長法に基づき素子分離領域を構成する絶縁材料上に半導体層が形成される際の臨界ガス流量よりも低い臨界ガス流量を有する絶縁材料によってサイドウオールを構成することを特徴とする半導体層の形成方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/205

FI (2件)：

H01L 29/78 301 S ,  H01L 21/205

Fターム (40件)：

5F040DA00 ,  5F040DA14 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040EC13 ,  5F040ED01 ,  5F040ED05 ,  5F040EF02 ,  5F040EH02 ,  5F040EH07 ,  5F040EH08 ,  5F040EK01 ,  5F040EK05 ,  5F040FA03 ,  5F040FA07 ,  5F040FA16 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC06 ,  5F040FC10 ,  5F040FC15 ,  5F040FC19 ,  5F040FC28 ,  5F045AA03 ,  5F045AB02 ,  5F045AC01 ,  5F045AC14 ,  5F045AD11 ,  5F045CA05 ,  5F045CB10 ,  5F045DB02 ,  5F045HA15 ,  5F045HA16 ,  5F045HA20