特許

J-GLOBAL ID：200903091393084260

メモリセルの改善されたプログラミング方法

発明者： ドナルド エス. ガーバー ,  ケント ディー. ヒューイット ,  デイビッド エム. デイビーズ ,  ジェフリー シールズ
出願人/特許権者： マイクロチップ テクノロジー インコーポレイテッド
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願2001-083671
公開番号（公開出願番号）：特開2001-319487
出願日： 2001年03月22日
公開日（公表日）： 2001年11月16日
要約：

【要約】【課題】 メモリセルのアレイをコンパクトにし、セルを密に圧縮するメモリセルの動作方法を提供する。【解決手段】 本発明の方法は、第1および第2の群のメモリセルを含むメモリを動作させる方法であり、第1の半導体領域に形成される該第1の群のセルは、ワード線および個々のビット線に効果的に接続され、第2の半導体領域に形成される該第2の群のセルは、該ワード線および個々のビット線に効果的に接続され、該方法は、第1の電圧を該ワード線に印加する工程と、第2の電圧を該第1の半導体領域に印加する工程と、選択された電圧を該第1の群のセルの該ビット線に印加する工程と、第4の電圧を該第2の半導体領域に印加する工程と、第5の電圧を該第2の群のセルの該ビット線に印加する工程と、を含む。

請求項（抜粋）：

第1および第2の群のメモリセルを含むメモリを動作させる方法であって、第1の半導体領域に形成される該第1の群のセルは、ワード線および個々のビット線に効果的に接続され、第2の半導体領域に形成される該第2の群のセルは、該ワード線および個々のビット線に効果的に接続され、該方法は、第1の電圧を該ワード線に印加する工程と、第2の電圧を該第1の半導体領域に印加する工程と、選択された電圧を該第1の群のセルの該ビット線に印加する工程と、第4の電圧を該第2の半導体領域に印加する工程と、第5の電圧を該第2の群のセルの該ビット線に印加する工程と、を含み、第1の時間の間に、該第1および該第4の電圧が実質的に同じであり、該第2および該選択された電圧が実質的に同じであり、該第5の電圧が該第1の電圧から該第2の電圧の範囲で選択され、第2の時間の間に、該第2および該第4の電圧が実質的に同じであり、且つ該第1の電圧とは異なり、該第5の電圧が該第1の電圧から該第2の電圧の範囲で選択され、該選択された電圧が該第5の電圧および該第2の電圧から選択される、方法。

IPC (3件)：

G11C 16/02 ,  H01L 21/8247 ,  H01L 27/115

FI (3件)：

G11C 17/00 611 E ,  G11C 17/00 612 E ,  H01L 27/10 434