特許

J-GLOBAL ID：200903091393629550

コンピュータシステム

発明者： 中村 伸隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-238121
公開番号（公開出願番号）：特開平8-101792
出願日： 1994年09月30日
公開日（公表日）： 1996年04月16日
要約：

【要約】【目的】付勢されるRAS線を決定するためのデコーダ条件の簡単化を図り、メモリアクセス速度の高速化を実現する。【構成】システムメモリ13を構成する2つの2MバイトバンクにはRAS0線とRAS1線が接続され、増設メモリ41を構成する1個の8MバイトバンクにはRAS2線、増設メモリ42を構成する2個の4MバイトバンクにはRAS4線とRAS5線がそれぞれ接続される。これらバンクは、そのメモリサイズの大きいもの程若いアドレス範囲が割り当てられるように、DRAM論理アドレス空間にメモリサイズ順に再配置される。このメモリ配置下においては、DRAMバンクそれぞれに割り当てられるどのアドレス範囲についても、その範囲に属する全てのメモリアドレス値に共通の値を持つビット列が必ず存在する。これら各共通ビット列は、対応するRAS線のデコード条件として使用される。

請求項（抜粋）：

複数のアクセス制御信号がそれぞれ割り当てられ、互いに独立してアクセス可能な複数のメモリバンクと、前記複数のアクセス制御信号にそれぞれ対応する複数のデコード条件が設定され、それらデコード条件とCPUからのメモリアドレスとの一致の有無を検出し、一致したデコード条件に対応するアクセス制御信号線を付勢してメモリバンクを選択するアドレスデコーダと、前記複数のメモリバンクそれぞれのメモリサイズを検出する手段と、メモリサイズの大きいバンクほどCPUのメモリアドレス空間の若い方に配置されるように前記複数のメモリバンクをメモリサイズ順に前記メモリアドレス空間に再配置し、このメモリ配置に従って前記複数のメモリバンクそれぞれに割り当てるべきメモリアドレス範囲を決定するメモリ再配置手段と、前記メモリバンク毎にそのメモリバンクに対応するメモリアドレス範囲に属する全てのメモリアドレス値それぞれを示す2値データにのみ共通に存在するビット列を検出し、その共通ビット列を前記各アクセス制御信号線のデコード条件として前記アドレスデコーダに設定する手段とを具備することを特徴とするコンピュータシステム。

引用特許：

審査官引用 (3件)

• 特公平1-048570
  
• 特開平3-278147
  
• 特開昭64-019446