特許
J-GLOBAL ID:200903091396019842
半導体装置の製造方法および多層配線構造の形成方法
発明者:
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出願人/特許権者:
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代理人 (1件):
伊東 忠彦
公報種別:公開公報
出願番号(国際出願番号):特願平10-362935
公開番号(公開出願番号):特開2000-188329
出願日: 1998年12月21日
公開日(公表日): 2000年07月04日
要約:
【要約】【課題】 デュアルダマシン法による多層配線構造の形成工程において、ドライエッチングによる配線溝形成時のコンタクトホール底における損傷を抑制し、同時に配線溝を、確実に所望の形状に形成する。【解決手段】 層間絶縁膜中にコンタクトホールを形成した段階でコンタクトホールをレジスト等の樹脂で埋め、余分な樹脂を除去してレジストプラグを形成した後、これを硬化させる。さらに硬化したレジストプラグで埋められたコンタクトホールに重畳して配線溝を形成する。
請求項(抜粋):
層間絶縁膜中に開口部を形成する工程と、前記層間絶縁膜上に、前記開口部を埋めるように樹脂層を形成する工程と、前記層間絶縁膜上から前記樹脂層を、溶媒中に溶解することにより除去する工程と、前記開口部中に残留した樹脂層を硬化させる工程と、前記開口部中に前記硬化した樹脂層が残留した状態で、前記開口部に重畳するように、配線溝をドライエッチング工程により形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (2件):
H01L 21/768
, H01L 21/3205
FI (2件):
H01L 21/90 A
, H01L 21/88 K
Fターム (23件):
5F033HH11
, 5F033JJ11
, 5F033KK04
, 5F033KK19
, 5F033MM02
, 5F033MM12
, 5F033PP15
, 5F033PP27
, 5F033QQ04
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ21
, 5F033QQ25
, 5F033QQ37
, 5F033QQ48
, 5F033QQ74
, 5F033RR06
, 5F033RR11
, 5F033SS22
, 5F033TT02
, 5F033XX01
, 5F033XX08
引用特許: