特許

J-GLOBAL ID：200903091478225122

半導体装置の製造方法

発明者： 河村 圭子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-286732
公開番号（公開出願番号）：特開2000-114373
出願日： 1998年10月08日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】配線接続用ホール及び配線溝を形成する際、ホールと配線溝の深さを独立に設定し、デバイス特性のみを考慮して配線の設計を行うことを実現する。【解決手段】下層メタル埋め込み配線11が形成された絶縁膜10上に第1のSiN膜12、第1のSiO膜13、第2のSiN膜14、薄い第2のSiO膜20を順次堆積して層間絶縁膜を形成する工程と、第2のSiO膜、第2のSiN膜および第1のSiO膜をエッチングして底部が第1のSiN膜に達した状態のビアホール16を形成する工程と、RIEにより第2のSiO膜、第2のSiN膜および第1のSiO膜をエッチングして底部が第1のSiO膜の膜厚の途中の所望の深さに達した状態の配線溝18を形成する工程と、RIEにより全面エッチングを行い、ビアホールの底部が下層メタル埋め込み配線に達するように開口させる工程とを具備する。

請求項（抜粋）：

下層メタル埋め込み配線が形成された状態の半導体基板の上面全面に、層間絶縁膜として、キャップ膜用の第1のSiN膜、第1のSiO膜、メタルCMPストッパ用の第2のSiN膜、第2のSiO膜を順次堆積して形成する工程と、前記層間絶縁膜上に層間配線接続用のビアホールに対応する開口パターンを有する第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクとして前記第2のSiO膜、第2のSiN膜および第1のSiO膜をエッチングして底部が前記第1のSiN膜に達した状態のビアホールを形成する工程と、前記第1のレジストパターンを除去する工程と、前記層間絶縁膜上に埋め込み配線溝に対応する開口パターンを有するとともにパターン開口部が前記ビアホールに連なる第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクとして反応性イオンエッチング法により前記第2のSiO膜、第2のSiN膜および第1のSiO膜をエッチングして底部が第1のSiO膜の膜厚の途中の所望の深さに達した状態の配線溝を形成する工程と、前記第2のレジストパターンを除去する工程と、前記反応性イオンエッチング法により全面エッチングを行い、前記ビアホールの底部が前記下層メタル埋め込み配線に達するように開口させる工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/318 ,  H01L 21/3205

FI (4件)：

H01L 21/90 B ,  H01L 21/318 M ,  H01L 21/88 M ,  H01L 21/90 M

Fターム (28件)：

5F033HH11 ,  5F033JJ01 ,  5F033KK11 ,  5F033MM02 ,  5F033PP15 ,  5F033PP31 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ15 ,  5F033QQ16 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033QQ53 ,  5F033QQ83 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033XX34 ,  5F058BA20 ,  5F058BD02 ,  5F058BD04 ,  5F058BD10 ,  5F058BH12 ,  5F058BH20 ,  5F058BJ02