特許
J-GLOBAL ID：200903091504400175
クロック異常検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 幸男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-161656
公開番号（公開出願番号）：特開平11-355110
出願日： 1998年06月10日
公開日（公表日）： 1999年12月24日
要約：
【要約】【解決手段】 受信側で、監視対象になる被監視クロックと独立に、被監視クロックに比して、パルス繰り返し周期の大きい基準クロックを生成する。第1のカウンタが、この基準クロックの立上がりパルスエッジをスタートにして基準クロックの1パルス幅の間、被監視クロックを受け入れてその個数をカウントする。【効果】 基準クロックと、被監視クロックが、非同期の状態で、被監視クロックの異常検出が可能になった。
請求項（抜粋）：
基準クロックを生成する基準クロック発信部と、前記基準クロックをロード入力として、前記基準クロックの個々のパルスの、一方のパルスエッジを基準にして、監視対象となる被監視クロックの数量のカウントを開始し、予め定められているカウント数カウントした時、カウントアップ信号を出力するカウンタと、前記カウンタからカウントアップ信号を受け入れたタイミングで、前記基準クロックの数クロック分の時間有効になる異常リセット信号を出力するシフトレジスタと、前記基準クロックパルスの他方のパルスエッジが、前記異常リセット信号が有効な時間内に含まれたとき、被監視クロックは異常なしと判定する異常判定回路を備えたことを特徴とするクロック異常検出回路。
FI (2件)：
H03K 5/19 D
, H03K 5/19 Z
