特許
J-GLOBAL ID：200903091552822944
メモリセル回路,非同期式シリアルアクセスメモリ装置および非同期式ランダムアクセスメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-175043
公開番号（公開出願番号）：特開平5-020865
出願日： 1991年07月16日
公開日（公表日）： 1993年01月29日
要約：
【要約】【構成】 FIFOメモリのような非同期式半導体メモリに適用可能な改善されたメモリセル回路が開示される。メモリセルMCaは、クロスカップルされた2つのCMOSインバータによって構成されたラッチ回路と、ラッチ回路の入力ノードN10と書込ビット線WBLとの間に接続されたNMOSトランジスタ3と、ラッチ回路の出力ノードN20と読出ビット線RBLとの間に接続されたNMOSトランジスタ4とを含む。トランジスタ3は、書込ワード線WWL上の信号に応答して動作され、トランジスタ4は、読出ワード線RWL上の信号に応答して動作される。【効果】 ラッチ回路へのアクセスゲートが2つのスイッチングトランジスタ3,4により構成されるので、メモリセルを構成するのに要するトランジスタの個数が従来の回路と比較して減少される。したがって、非同期式半導体メモリの高集積化が達成できる。
請求項（抜粋）：
単一の入力ノードおよび単一の出力ノードを有するデータ記憶手段と、書込まれるべきメモリセルを指定するための書込ワード線と、書込まれるべきデータ信号を伝送するための書込ビット線と、前記データ記憶手段の入力ノードと前記書込ビット線との間に接続され、前記書込ワード線上の信号に応答して動作される第1の単一のスイッチング素子と、読出されるべきメモリセルを指定するための読出ワード線と、読出されたデータ信号を伝送するための読出ビット線と、前記データ記憶手段の出力ノードと前記読出ビット線との間に接続され、前記読出ワード線上の信号に応答して動作される第2の単一のスイッチング素子とを含む、メモリセル回路。
IPC (2件)：
G11C 7/00 318
, G11C 11/412
