特許
J-GLOBAL ID：200903091562263579
半導体メモリデバイスの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
富村 潔
公報種別：公表公報
出願番号（国際出願番号）：特願平6-501946
公開番号（公開出願番号）：特表平8-503812
出願日： 1993年06月24日
公開日（公表日）： 1996年04月23日
要約：
【要約】本発明によれぼ、スタックド-キャパシタ-アボーヴ-ビットライン形メモリセルを有する半導体メモリデバイスの製造の際に研磨法(CMP)が応用され、その際に少なくともTKピラー(9)がCMPプロセスにより形成され、またビット線(10)の製造前に全面的に平坦化された表面が設けられる。別のCMPプロセスは有利にはなかんずくトレンチ内に埋められたビット線(10)のTBピラー(8)の製造の際に、また回路の配線前のセル領域および周辺の全面的な平坦化のために使用される。
請求項（抜粋）：
1-トランジスタ-メモリセルを有するを有する半導体メモリデバイスであって、各メモリセルが-半導体基板(1)内に配置されたトランジスタ(3、4、6)と、-このトランジスタの上に配置されたビット線(10)およびビット線の上に配置されたコンデンサ(11、47、48)と、-トランジスタの第1のS/D領域(3)を第1の絶縁層(15)または平坦化層(15e)の上に配置された下側コンデンサ板(11)と電気的に接続するためのトランジスタ-コンデンサ-ピラー(9)(TK-ピラー)と、-第2のS/D領域(4)をビット線(10)と電気的に接続するためのトランジスタ-ビット線-ピラー(8)(TB-ピラー)とを有し、 また、基板-ピラー(SB-ピラー)および/またはワード線-ピラー(14)(WB-ピラー)を介して半導体基板(1)および/または別の下側に位置する導電帯(7)と電気的に接続されている別の導電帯(12)がビット線平面内に設けられている半導体メモリデバイスにおいて、 プロセス変動の範囲内でa)TB-、SB-およびWB-ピラー(8、13、14)の上縁が研磨法(CMP)により全面的に平坦化された平面内に位置しており、またb)ビット線(10)の上に配置された絶縁カバー(25)、第1の絶縁層(15)または平坦化層(15c)およびTK-ピラー(9)の上縁が別の全面的に平坦化された平面内に位置していることを特徴とする1-トランジスタ-メモリセルを有する半導体メモリデバイス。
IPC (4件)：
H01L 27/108
, H01L 21/822
, H01L 21/8242
, H01L 27/04
H01L 27/10 621 C
, H01L 27/04 C
出願人引用 (8件)
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審査官引用 (8件)
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