特許

J-GLOBAL ID：200903091604758700

多重同期遅延回路

発明者： 佐伯 貴範
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-040701
公開番号（公開出願番号）：特開平10-145347
出願日： 1997年02月25日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】外部クロック信号サイクル依存性による分解能の時間を改善する【解決手段】パルス信号の入力直前のパルス間隔に対応した遅延時間を持つ遅延信号をそれぞれ出力し且つ同等の遅延時間差を保ち順に出力する第一,第二の同期遅延回路100A,100Bと、各遅延信号を入力しそれらの論理出力により多重化し多重遅延信号として出力する多重化回路100Cと、を備え、同期遅延回路100Aは、パルス信号に対応した信号を入力し各遅延時間差を同等に調整する遅延回路101AAと、第1の遅延回路列101A,制御回路103A,第2の遅延回路列102Aと、この第2の遅延回路列102Aの出力を入力し各遅延時間差を同等に調整し遅延信号として出力する遅延回路102AAと、を備えている。また、第二の同期遅延回路100B内も同様に構成されている。

請求項（抜粋）：

パルス信号の入力直前のパルス間隔に対応した遅延時間を持つ遅延信号をそれぞれ出力し且つ同等の遅延時間差を保ち順に出力する複数の同期遅延回路と、前記各遅延信号を入力しそれらの論理出力により多重化し多重遅延信号として出力する多重化回路と、を備える多重同期遅延回路。

IPC (4件)：

H04L 7/02 ,  G06F 1/10 ,  H03K 3/02 ,  H03L 7/00

FI (4件)：

H04L 7/02 Z ,  H03K 3/02 Q ,  H03L 7/00 D ,  G06F 1/04 330 A