特許

J-GLOBAL ID：200903091617767008

PLL回路

発明者： 近藤 晴房
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-251426
公開番号（公開出願番号）：特開平6-104746
出願日： 1992年09月21日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】 PLL回路のジッタを評価することを可能とし、PLL回路を形成した半導体装置の性能評価の精度を向上させることを可能とする。【構成】 位相同期ループ回路10から出力されるジッタをパルス抽出回路751〜754で抽出し、そのジッタであるパルス信号が所定時間内に所定数に達したか否かをカウンタ761〜764で判別し、その判別結果に基づいてサーモメータデコーダ77がジッタの程度を表す評価信号を出力する。

請求項（抜粋）：

半導体チップ上に形成されるPLL回路であって、入力信号と帰還信号との位相を比較してその位相差に応じたパルス幅のパルス信号を出力する位相比較手段を含む位相同期ループ手段と、前記パルス信号を受け、それぞれについて予め定められたパルス幅以上のパルス幅を有するパルス信号を抽出する複数の信号抽出手段と、前記複数の信号抽出手段に対応して設けられ、各々が対応する信号抽出手段で抽出されたパルス信号を計数し、所定時間内の計数結果が所定数に達したか否かをそれぞれ判別する複数の判別手段と、前記複数の判別手段の判別結果に基づいて評価信号を出力する評価信号出力手段とを備えた、PLL回路。