特許

J-GLOBAL ID：200903091617857805

半導体装置およびその製造方法

発明者： 黒川 敦雄
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-139863
公開番号（公開出願番号）：特開平11-340322
出願日： 1998年05月21日
公開日（公表日）： 1999年12月10日
要約：

【要約】【課題】シェアードコンタクト(SHC)開孔時に、SHC内で最初に表出する上層の導電層が削れ、これによりコンタクト抵抗が増大する。【解決手段】複数の導電層を相互接続しながら上層の配線層に接続するSHCを形成する際、複数の導電層のうち最下層の導電層より上層の少なくとも何れか一の導電層(第1の配線層12)上に、エッチング対象の他の絶縁膜6,20,22,24,32に比べエッチングレートの遅い保護絶縁膜14を予め設けておく。そして、SHCの開孔では、保護絶縁14膜によって直下の導電層12を保護しながら周囲の絶縁膜を最下層の導電層(ソース・ドレイン不純物領域18)が表出するまでエッチングする。このエッチングでは、その条件を制御するか、保護絶縁膜14の材質と膜厚を適切に設定することによって、SHC開孔の最終段階でSHC内の保護絶縁膜14をエッチオフする。

請求項（抜粋）：

半導体基板内または当該基板上に、第1の絶縁膜を基板上又は層間に介在させて異なる階層の複数の導電層を形成し、全面に第2の絶縁膜を成膜し、当該第1および第2の絶縁膜にコンタクト孔を開孔して当該コンタクト孔内に複数の導電層を表出させ、前記複数の導電層を相互接続する導電材料を少なくとも当該コンタクト孔内部に形成する半導体装置の製造方法であって、前記第1および第2の絶縁膜の成膜時に、前記複数の導電層のうち最下層の導電層より上層の少なくとも何れか一の導電層上に、前記第1および第2の絶縁膜に比べエッチングレートの遅い保護絶縁膜を予め設けておき、前記コンタクト孔の開孔では、前記保護絶縁膜によって直下の導電層を保護しながら前記第1および第2の絶縁膜をエッチングする半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/8244 ,  H01L 27/11

FI (3件)：

H01L 21/90 A ,  H01L 21/302 J ,  H01L 27/10 381