特許

J-GLOBAL ID：200903091622933889

スイツチトキヤパシタ回路

発明者： 平野 哲夫
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-194505
公開番号（公開出願番号）：特開平5-037300
出願日： 1991年08月02日
公開日（公表日）： 1993年02月12日
要約：

【要約】【目的】 ローパスフィルタを用いることなくサンプリングノイズの低減を図ることができるスイッチトキャパシタ回路を提供することにある。【構成】 スイッチトキャパシタ積分器は、キャパシタ1と、C-MOSアナログスイッチ2,3,4,5と、オペアンプ6と、積分用コンデンサ7とを備えている。C-MOSアナログスイッチ2,3,4,5は、2組のC-MOSトランジスタを並列接続することにより構成されている。タイミング発生回路11はクロックパルスを入力してC-MOSアナログスイッチ2,3,4,5の各C-MOSトランジスタを順にオン状態にすべくオン信号の立ち上がりタイミングを僅かに遅延して出力する。

請求項（抜粋）：

キャパシタと、複数のMOSトランジスタを並列接続することにより構成され、前記キャパシタの放電を行わせるためのMOSスイッチング手段と、クロックパルスを入力し、前記MOSスイッチング手段の各MOSトランジスタを順にオン状態にすべくオン信号の立ち上がりタイミングを僅かに遅延して出力するタイミング発生手段とを備えたことを特徴とするスイッチトキャパシタ回路。

引用特許：

審査官引用 (2件)

• 特開昭63-027114
  
• 特開昭64-049311