特許
J-GLOBAL ID：200903091634757903
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-349360
公開番号（公開出願番号）：特開平11-185476
出願日： 1997年12月18日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】SRAMにおいて、隣り合うビット線相互間のカップリングを低減し、かつ、メモリセル1個当りのパターン面積を縮小する上での制約を緩和する。【解決手段】行列状に配設されてセルアレイを形成するSRAMセルMCと、セルアレイの同一列のメモリセルに共通に接続され、メモリセルの両側に沿って列方向に配設されたビット線対BL、/BLと、ビット線対と同一配線層を用いて形成され、各ビット線対の相互間で列方向に配設され、メモリセルに接地電位を供給するための接地線Vssと、ビット線対とは異なる配線層を用いて形成され、セルアレイの行方向に配設され、メモリセルに電源電位を供給するための電源線Vddとを具備する。
請求項（抜粋）：
スタティック型メモリセルが行列状に配設されたメモリセルアレイと、前記メモリセルアレイのそれぞれ同一列のメモリセルに共通に接続され、上記メモリセルの両側に沿って列方向に配設された複数のビット線対と、前記メモリセルアレイのそれぞれ同一行のメモリセルに共通に接続され、前記メモリセルアレイの行方向に配設された複数のワード線と、前記ビット線対と同一配線層を用いて形成され、各ビット線対間で列方向に配設され、前記メモリセルに接地電位を供給するための接地線と、前記ビット線対とは異なる配線層を用いて形成され、前記メモリセルに電源電位を供給するための電源線とを具備することを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/41
, H01L 21/8244
, H01L 27/11
, H01L 27/108
, H01L 21/8242
G11C 11/34 345
, H01L 27/10 381
, H01L 27/10 681 B
